AI 반도체 패키징 난이도↑...인텔 EMIB· TSMC CoWoS 경쟁 재점화

[지디넷코리아]AI 반도체 공정이 3나노급 이하 초미세화 단계에 진입하며, 과거 큰 면적으로 모든 구성 요소를 구성하는 단일 칩 방식에서 작은 다이(Die) 여러 개를 유기적으로 연결하는 칩렛 구조로 전환이 가속되고 있다.초미세 공정일수록 다이를 무작정 키우는 데 물리적 한계가 명확하고, 대형 단일 칩에서 불량이 발생할 경우 수율 저하와 생산 비용 상승 부담도 늘어나기 때문이다.문제는 칩렛 집적도를 높이기 위해 패키지 크기를 늘릴수록 비용과 수율 관리의 난이도가 다시 급증한다는 점이다. 실리콘 사용량과 공정 복잡도를 얼마나 효율적으로 통제하느냐가 핵심 경쟁력으로 떠오르고 있다.대만 TSMC의 2.5D 패키징 기술 'CoWoS(Chip on Wafer on Substrate)'에서도 대형 패키지화에 따른 비용…

지디넷코리아 · 2026. 09. 11. 오전 10:18